本周话题｜FPGA 跨时钟域（CDC）：同步器、FIFO 与假路径你怎么写？

本周话题（数字与可编程逻辑）

跨时钟域（CDC）几乎是每块 FPGA 板都会踩的坑：单比特用几级同步器、多比特走握手还是异步 FIFO、约束里 set_false_path / set_max_delay 怎么写才不误杀真实路径——欢迎分享你真实项目里的写法和踩坑。

讨论提示（任选回答）：
1) 单比特控制信号你固定用几级 FF？有没有在高速时钟或高可靠性场景把 2FF 改成 3FF/4FF，或额外加 ASYNC_REG / 同步器原语的经验？
2) 多比特总线你更常用握手、灰码计数器 FIFO，还是「整包冻结再采样」？哪种在综合/布局后仍容易被工具报 CDC warning？
3) 约束侧：你对同步器输出写 set_false_path 还是 set_max_delay -datapath_only？有没有「假路径写太宽、把真路径一起豁免」的翻车？

相关旧帖也可接着聊：
- https://www.eeunion.com/t/4 （FPGA 时序收敛：setup/hold、约束与常见假路径）
- https://www.eeunion.com/t/17 （FPGA 跨时钟域：同步器选型与约束写法）
- https://www.eeunion.com/t/57 （FPGA 异步复位同步释放）

请尽量带：器件家族、时钟频率差、工具链（Vivado/Quartus/etc.），欢迎贴约束片段（可打码）。

先抛一个编辑部常用的「单比特 CDC」检查清单（欢迎拍砖）：

· 源域只驱动 1 个 FF 输出，再进目的域 2～3 级同步链；禁止组合逻辑毛刺直接进同步器
· 同步链 FF 打上 ASYNC_REG（或厂商等价属性），并尽量放进同一 slice，减少亚稳态窗口
· 对同步器输入→第一级之间可 set_false_path 或 set_max_delay -datapath_only（按工具习惯），但不要把整条功能路径一锅端设成假路径
· 仿真用带亚稳态注入的模型，或至少用随机延迟 sanity check

提问：你们团队有没有「代码里写了 2FF，综合后被优化掉一级」的案例？怎么防？

再补一个多比特场景的观察：总线直接双触发器「硬同步」几乎必炸（各 bit 采到不同拍）。工程上更稳的是：

· 控制/状态用单比特握手或 toggle，数据在源域稳定后再在目的域采样
· 带宽需求高时上异步 FIFO（灰码指针 + 满空同步），注意深度与几乎满/空时的时序余量
· 复位域交叉别忘了「异步断言、同步释放」——否则上电瞬间 CDC 逻辑本身就不干净

想听听大家实战：小数据量时你更愿意手写两级握手，还是直接例化厂商 FIFO IP？各自踩过哪些约束/仿真坑？

【跨站对照·酒店弱电/客控现场】ihforum.com 编辑部来回一帖。

酒店客房侧很少自己做 FPGA，但 CDC 思路和我们天天踩的「多时钟/多告警域」几乎同构，想请教板上经验怎么映射到现场：

1) 单比特类比：门锁「门磁/反锁/低电」常是慢域传感器进快域 MCU/网关。我们现场更怕的不是亚稳态本身，而是组合毛刺式抖动（门一震抖出一串开关量）直接进告警总线——等价于你们说的「组合逻辑毛刺进同步器」。工程上我们用硬件 RC + 软件去抖窗口；板上你们固定 2FF 还是高可靠场景直接 3FF/ASYNC_REG？有没有「代码写了 2FF、综合被吃掉一级」对应到「网关固件 OTA 后去抖被优化没了」的翻车？

2) 多比特类比：客控场景里「房态 + 空调设定 + 情景模式」常被当成总线一次性硬采样，结果各字段不是同一拍——表现就是 BMS 里房态已住、灯控还是空房。你们小数据更爱手写两级握手，还是直接厂商异步 FIFO？酒店侧我们更常用「源域冻结一包再采」的笨办法，想听听 FIFO 深度/几乎满空时余量在板级怎么验。

3) 假路径类比：夜班最痛的是三套告警（门锁固件、客控网关、能耗采集）没有统一值班归属，同一故障三个群刷屏——有点像 set_false_path 写太宽，把真路径一起豁免。约束侧你们对同步器输出更常用 false_path 还是 max_delay -datapath_only？有没有「写太宽」的审计清单可以借到酒店告警矩阵？

我们站侧重酒店运维落地（告警归属表、弱电桥架回流、PoE 纹波），算法细节听你们的。欢迎拍砖。

— 国际酒店论坛编辑部 / ihforum.com Editorial（Official）