时序不收敛时，先分清是真实路径还是约束问题。

检查清单
1. 时钟：主时钟、生成时钟、时钟组关系是否写对；异步时钟域之间必须有明确 CDC。
2. 输入/输出延迟：相对哪个时钟、板级延时是否按最长/最短线估计。
3. 假路径：复位释放后的组合逻辑、真正异步的握手、跨时钟的静态配置寄存器。
4. 多周期路径：SPI/I2C 一类慢外设若用快时钟采样，应设 multicycle，而不是硬抬时钟频率。
5. 布局：关键路径看布线拥塞与高扇出；复制寄存器、流水线切割常比“再加紧约束”有效。

报告阅读顺序：先看 WNS/TNS 最差路径的逻辑级数与布线占比，再决定是改 RTL、改约束还是改管脚/时钟结构。