My first DDR4 layout — how strict is length matching really?

I'm doing my first DDR4 layout and the app notes demand ±0.5 mm matching across byte lanes, which is painful in my tight form factor. Some senior engineers tell me the controller's training covers a lot of slack. For a 2400 MT/s design, how much did you actually relax the matching before it bit you?

Training 确实能吃掉一部分偏差，但别全指望它。2400MT/s 下一个 UI 只有 416ps，经验上这样分配预算：DQS 和同组 DQ（含 DM）之间的 skew 尽量压在 ±0.5mm（约 ±8ps）以内，这是眼图最敏感的部分；byte lane 之间、地址/命令相对时钟可以放宽到 ±1~2mm，write leveling 和 read training 会把这部分校准掉。真正咬人的往往不是长度本身，而是：参考平面被切断造成的阻抗突变、过孔 stub 太长、DQ 和 DQS 之间的串扰。紧凑结构下建议同一 byte lane 的 9 根线走同一层、同一参考平面，宁可跨 lane 放宽，也别在 lane 内绕蛇形绕出天线效应。最后条件允许跑一遍 SI 仿真看眼图，比死抠长度数字靠谱。你用的是哪家控制器的 PHY？有些低端 PHY 的 per-bit deskew 范围很小，放宽之前最好确认一下 training 的覆盖能力。